基于功率最优接收与数据总线翻转的多模式单端发射机
知识产权简介
一种基于功率最优接收端端接与时钟嵌入式数据总线翻转技术的 NRZ/PAM-3/PAM-4 多模式发射机，包括:数字电路部分以及模拟电路部分。数字电路部分用于伪随机序列(PseudoRandom Binary Sequence-31,PRBS-31)产生以及逻辑控制,包含伪随机序列产生器和串行外设接口(Serial PeripheralInterface,SPI)寄存器;模拟部分分为数据通路部分和时钟通路部分,数据通路部分用于实现数据串化编码、数据总线翻转、数据驱动和均衡功能，包含模拟多模串化器、多模编码逻辑、数据总线翻转逻辑(DBI逻辑)、PI-LVSTL 驱动器和电容耦合前馈均衡器(Capacitive-Coupled Feed-Forward Equalizer，CCFFE)。时钟通路部分用于实现时钟分频和时钟发送功能，包含多模时钟分频器、时钟的数据总线翻转逻辑(时钟DBI辑)、PI-LVSTL驱动器和 CC-FFE。在数字部分中，PRBS-31 生成器在多模时钟控制下产生并行 PRBS-31 数据;SPI寄存器接收上位机输入的控制位，以控制电路中开关通断。
转化前景
一种 Duo-binary PAM4 发射机及数据传输系统，本申请的 Duo-binary PAM4 发射机包括伪 PRBS 发生器、预编码模块、双二进制模块、低速并串转换模块、4:1 高速合路器和电压模驱动电路，4:1高速合路器包括四个独立的数据信号电流补偿电路，且四个数据信号电流补偿电路的输出端通过线与将四路信号进行叠加从而实现合路功能输出信号Y;数据传输系统包括接收机和前述 Duo-binary PAM4 发射机)上述方案采用 Duo-Binary PAM4 编码解决信号衰减过大的问题，利用电流补偿架构的 4:1 高速合路器，降低了功耗，提升了时序裕度，拓宽了判决容限。由上述内容可知,本申请的技术方案与上述对比文件1的区别在于:本申请采用功率最优接收端端接和时钟嵌入式数据总线翻转技术(Data BusInversion,DBl)的非归零码(non-returnto-zero，NRZ)/3电平脉冲幅度调制(three-level pulseamplitude modulation，PAM-3)/4 电平脉冲幅度调制(fourlevel pulse amplitude modulation, PAM-4)多模发射机。单端发射机作为数据中心、高性能计算集群等现代计算系统中内存系统的核心模块需同时具备低功耗、高能效以及高数据带宽等关键特性。其中采用模拟架构的单端电压模发射机凭借其低功耗、高能效、高输入/输出(Input/0utput，I/0)带宽的优势，在内存接口片中被广泛使用。然而，想要进一步降低单端电压模发射机的功耗，重点在于降低发射机的驱动器功耗。可以采用调节接收端端接电压和 DBI技术实现。在接收端端接电压方面，现有设计中部分 NRZ、PAM-3 和 PAM-4 发射机采用 VSS、VDDQ 作为接收端端接电压,但并不是各自驱动器配置下功率最优的接收端端接电平;另有 PAM-3 模式发射机采用 0.5VDDO 作为接收端端接,在降低了驱动器期望信令电流同时消除了预加重需要的负压电荷泵,但该设计缺乏对于功率最优的接收端端接的系统分析。在 DBI技术方面，现有的NRZ和PAM-4模式的DBI需要额外设置标志位通道，虽达到了降低功耗的目的，但也降低了引脚效率和 I/0 带宽;已有 PAM-3 模式的部分数据总线翻转技术(PartialData BusInversion,pDBI)将标志位嵌入在每个数据通道的 dummy 位中，优化了驱动器功耗但也导致单引脚的有效数据速率下降。 多模发射机领域，根据发明人提供的行业技术情报，结合事务所对类似技术的代理经验，该技术方案初步评估应用前景，本申请可以应用于内存接口领域，具备较高的能效、较大的数据带宽以及较强的协议兼容性。所设计的多模发射机通过功率最优接收端端接、时钟嵌入式 DBI以及多模架构技术，可以解决在不同内存应用场景下，发射机所面临的功耗高、数据传输速率慢、无法以单芯片适应不同场景需求等问题。综上，本申请通过内存接口技术支撑高数据带宽、低功耗需求，适配数据中心、高性能计算等场景。因接口需在多样协议标准下保持高能效、高带宽,且受信道损耗影响常功耗较高故基于功率最优接收端端接与时钟嵌入式数据总线翻转技术的多模式发射机应用前景广阔。